大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？

最近经常有小伙伴私信询问大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？相关的问题，今天，择校网小编整理了以下内容，希望可以对大家有所帮助。

本文目录一览：

• 1、英特尔展示四大进展　14篇ISSCC论文透露技术秘密_英特尔
• 2、大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？
• 3、大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？

英特尔展示四大进展　14篇ISSCC论文透露技术秘密_英特尔

张晓强在英特尔负责开发嵌入式内存技术，包括用于未来微处理器和通讯产品上的高速低耗嵌入式内存电路。他主持设计并成功实现了微处理器从90nm向45nm制造工艺的过渡。 　　翻开集成电路的发展史，多项重大技术突破和成果都在ISSCC 上首次发表，如CMOS 逻辑电路、RISC 处理器、NAND Flash、多核处理器……正因如此，这一源起1953年宾夕法尼亚大学的固态电子电路研讨会，逐渐成为全球集成电路与系统芯片研究者最关注的论坛之一。
在近期于旧金山举行的ISSCC 2008上，英特尔发表了14篇涵盖处理器、无线通信、存储、万亿次计算等领域的技术论文。这些成果将给信息技术发展带来哪些影响？本报记者电话连线英特尔院士张晓强，为读者深入解读。

处理器：深度进化中

处理器是英特尔的看家法宝，此次披露的是此前被广为关注的Silverthorne和Tukwila处理器的技术细节。前者是面向移动互联网设备的低功耗IA处理器，后者是面向高端，对抗RISC的下一代安腾处理器。
据张晓强介绍，英特尔3月3日发布的Silverthorne处理器采用了最新的45nm高K金属栅制造工艺，其系列处理器的功耗控制在2．5W以下。这种处理器专门面向英特尔称之为MID的第一代移动互联网设备开发，当然，也包括UMPC等类似的超便携设备。
英特尔为此设计了全新微架构。该架构与Core 2 Duo指令集完全兼容，基于双码、双发射的按序执行，拥有16级流水线。该微架构还将采用升级的功耗管理技术，如深度节能C6状态、无网格时钟分配、针对功耗优化的寄存器组、时钟门控、CMOS总线模式和分离式 I/O 电源等，通过众多技术改进，有效降低了动态和泄漏功耗。
与英特尔2006年推出的ULV单核处理器相比，Silverthorne处理器的TDP有望降低到它的1/10左右；与此同时，Silverthorne还能提供最高2GHz主频，以获得完整的互联网体验，运行主流应用软件，这就为移动互联网设备的快速发展铺平了道路。
Tukwila是一款基于65nm制造工艺、集成20亿晶体管的4核安腾处理器，其第一版产品预计于今年年底面世。安腾面向关键任务领域，在高度集成的情况下，Tukwila将性能提升至双核安腾9100 系列的两倍，RAS性能也更为先进。Tukwila的总体片上缓存达到30MB，比当前产品高出了10%；QuickPath 互连和集成内存控制器则带来了9倍的互连带宽和6倍的内存带宽，这些都直观地表现出安腾处理器的深度进化。

无线：集成与降耗

我们也了解到英特尔在低成本数字多无线接入取得的最新成果。目前的无线接入方式处在离散式阶段，如WLAN、WWAN分别设计，不仅成本高，而且体积庞大。张晓强介绍说，英特尔发布的多款放大器，在无线芯片上实现了更高的元件集成度，将离散式推进到集成式无线接入阶段。也就是在各种小型设备上，通过实现WLAN与WWAN的双标准单芯片集成，提升性能，并降低功耗。
在展示的数款放大器中，一款是面向802.11a/g/n应用的MIMO多波段收发器，它采用90nm CMOS工艺，可实现低功耗、小巧外形和低成本；还有一款是采用65nm CMOS工艺、用于多无线接入的E级CMOS功率放大器，可提供28.6dBm的功率输出。该功放的意义在于，实现远程通信（如WiMAX）需要功率1W左右的高功率放大器的支持，该器件就能为 WWAN提供近 1 W的无线射频输出，提供广阔的覆盖范围，同时还采用新型技术实现了高数据速率必需的精密调制功能。
此外，英特尔还展示了高频采样的模/数转换器，测量整个Wi-Fi波段中的每个波段，感知来自同一波段的其他无线信号的干扰，通过自我调节达到最佳功率性能比，并提供优化的信道选择。在信号强时，它可减少耗电量，以高能效方式支持Wi-Fi/WiMAX带宽。这些成果都是为了实现未来采用单芯片处理多种无线标准的愿景，届时，各项性能指标将获得更明显的提升，同时也通过缩减体积促进便携设备小型化。
存储：促密度攀升
相变存储器（PCM）是一项极富潜力的新型存储技术，英特尔为此保持着高投入，即将合资成立的Numonyx公司的技术方向之一就是PCM。通过联合开发，英特尔和意法半导体展示了在PCM方面取得的重大突破――首个可展示的采用PCM技术的多层单元（MLC）设备。
PCM原理简单说就是通过改变一种硫属化合物的状态来存储数据，它以比传统闪存更低的功耗实现快速读写，并实现更稳定的数据保存。过去的单层单元PCM只有两种状态来记录数据，此次采用独特算法，研究人员在硫属化合物的非晶态与晶态间创造了另两种状态，这样就有四种状态来记录数据，从每单元1比特转变为MLC，意义在于以更低的单位字节成本提高存储密度。
基于45nm高K金属栅极制造工艺，英特尔还开发出一款高性能、低功耗的SRAM。小型SRAM单元有利于在处理器内集成更大容量的缓存，该SRAM就支持比原来大50%的片上L2（6MB）缓存，用于英特尔第二代双核和四核处理器的快速批量生产。SRAM设计与高效的功率管理电路一起，使电路能更好地适应型号变化，并有助于提高生产成品率。
万亿次：三层面并进
多核万亿次计算包括计算、存储和通信三个层面。从技术角度看，为支持新兴的数据密集型应用，万亿次计算的I/O带宽要扩展到100Gbps以上，这意味着每个通道应超过10Gbps。提升I/O通道速度要求精确时钟为传输和接收数据计时，不仅大量耗能，而且需要足够空间容纳滤波元件和复杂电路，以减轻噪音干扰。英特尔这次展示的一款试验芯片实现了每链接高达27Gbps的数据链路。它通过简化电路，省去了部分过滤元件，却能过滤时序噪音。据测算，在20Gbps速率上，该芯片实现了1.6mW/Gbps的高佳能效。
破除万亿次计算的内存带宽限制也十分值得关注。应用分析表明，未来万亿级计算是在多个内核上运行多线程，对内存带宽要求极高。当前情况是，片上SRAM速度高，但代价过于昂贵；DRAM密度虽高，但速度较慢，且受限于制造程序，不能片上集成。尽管通过3D堆叠，DRAM可以与处理器紧密结合，但仍与片上存储速度有一定差距。为此，英特尔设计了新型集成DRAM内存，为获得更快的片上内存并提高应用性能提供了新选择。该内存与其他动态内存一样需要定期刷新，能提供相当于片上SRAM两倍的内存密度和比DRAM快得多的速度，在2GHz频率时，其带宽可达128GB/s。

大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？

“大家一起读论文”系列之 ISSCC 2016: 2GHz Digital to Time Converter

在集成电路设计领域，顶级学术会议与期刊的发表成果往往引领着行业的前沿发展。为了深入理解这些论文的精髓并促进知识交流，我将发起“大家一起读论文”系列，旨在介绍在顶级学术会议上发表的前沿成果。

本文将介绍的是 Intel 在 ISSCC 2016 上发表的论文，题目为 "A 2 GHz 244 fs-Resolution 1.2 ps-Peak-INL Edge Interpolator-Based Digital-to-Time Converter in 28 nm CMOS"。这篇论文的发表，也进一步在 2016 年 12 月的 JSSC 上得到认可，展现出其在数字到时间转换领域中的创新与突破。

数字到时间转换器（DTC）是什么？

在电子通信系统中，DTC 通常被用作时钟数据恢复电路（CDR）与锁相环（PLL）的核心组件，实现从数字控制信号到时间延迟的转换。简而言之，DTC 能够根据输入信号的变化，灵活调整输出信号的延迟时间，从而满足高速通信系统中精确时间控制的需求。

应用场景

CDR 应用在高速串口中，用于在接收信号时自动调整采样时钟，确保数据的准确接收。而 PLL 中的 DTC 则用于小数锁相环，通过精确控制反馈路径中的时钟延迟，实现更精细的频率和相位调整。

DTC 的关键性能指标

DTC 的性能主要体现在分辨率和线性度两个方面。分辨率决定了最小可调节的延迟，而线性度则反映了 DTC 输出与输入信号间的线性关系。在 ISSCC 2016 的论文中，作者提出了一种三级调节的结构，通过粗调、中调、细调三级实现高分辨率与良好线性度的兼顾。

论文中的创新与实现

论文中详细介绍了一种基于 28nm CMOS 工艺的 2GHz DTC 设计。该设计采用多级调节方式，第一级通过四分频器将输入时钟分割至 2GHz，第二级引入延时单元以产生特定角度的相移，第三级则通过改进的反相器相位插值器实现精准的延迟控制。

结论与展望

这篇论文通过创新的多级调节架构，实现了高分辨率与良好线性度的 DTC 设计，其性能指标显著领先于当时的行业标准，因此能够获得顶级学术会议与期刊的认可。通过深入研究这一设计，我们不仅能够了解 DTC 的核心技术与应用，更能够从中汲取创新思路，推动未来集成电路领域的进一步发展。

大家一起读论文：被ISSCC接收的Digital to Time Converter是如何设计的呢？

被ISSCC接收的Digital to Time Converter的设计主要基于以下关键点和创新 ：

1. 核心组件与应用 ：

   • 数字到时间转换器在电子通信系统中，通常被用作时钟数据恢复电路与锁相环的核心组件。
   • 在CDR中，DTC用于高速串口接收信号时自动调整采样时钟，确保数据准确接收。
   • 在PLL中，DTC用于小数锁相环，通过精确控制反馈路径中的时钟延迟，实现更精细的频率和相位调整。

2. 关键性能指标 ：

   

   • DTC的性能主要体现在 分辨率 和 线性度 两个方面。
   • 分辨率决定了最小可调节的延迟。
   • 线性度反映了DTC输出与输入信号间的线性关系。

3. 多级调节结构 ：

   

   • 论文中提出了一种三级调节的结构，通过粗调、中调、细调三级实现高分辨率与良好线性度的兼顾。
   • 第一级 ：通过四分频器将输入时钟分割至2GHz。
   • 第二级 ：引入延时单元以产生特定角度的相移。
   • 第三级 ：通过改进的反相器相位插值器实现精准的延迟控制。

4. 工艺与实现 ：

   • 该DTC设计基于 28nm CMOS工艺 。
   • 实现了2GHz的工作频率，以及244fs的分辨率和1.2ps的峰值积分非线性。

这种创新的多级调节架构使得DTC的设计在分辨率和线性度方面显著领先于当时的行业标准，因此能够获得顶级学术会议ISSCC的认可。

以上就是择校网小编整理的内容，想要了解更多相关资讯内容敬请关注择校网。